Mittlerweile existieren einige theoretische Arbeiten im Manet-Modell ohne SDMA, in denen ebenfalls geometrische Spanner-Graphen als Basisnetzwerk verwendet werden. In [WLBW01,RM98,RH00,LHB+01] werden verteilte Algorithmen zum Basisnetzwerkaufbau untersucht. Li et al. [LWW01,WLWF02] analysieren Graphen, in denen der kleinste Knotenabstand durch einen konstanten Wert beschränkt ist, und in [GLSV02,WL02a,HP00,GGH+01] glsv02li01spanner,peleg00,geometricrouting01werden geometrische Graphen als abstraktes Modell für die Kommunikation in Manets analysiert. Im Gegensatz zu unserer Arbeit werden in den Arbeiten verschiedene Annahmen getroffen, die sich nicht ohne weiteres in einer prototypischen Realisierung umsetzen lassen. Um die sektorierten Datenstrukturen in dem Modell ohne SDMA aufbauen zu können werden Ortsinformationen (z.B. GPS) über Nachbarknoten benötigt. Unsere prototypische Realisierung ermöglicht es, die Sektorengraphen ohne Ortsinformationen komplett lokal aufzubauen. Die Annahme, dass der kleinste Abstand in einem Graph konstant ist, vereinfacht den Nachweis bestimmter Graph- und Kommunikationseigenschaften. Unsere Analysen verzichten auf diese Annahme.
Unsere Arbeiten zu Hardwarearchitekturen für SoC Router stehen in Zusammenhang mit Forschungsaktivitäten zu Netzwerkprozessoren. Hier beschäftigen sich insbesondere Thiele et al. [TCG+01,TCGK02], Franklin et al. [FW02] und Crowely et al. [CB02] mit der Leistungsbewertung und Explorierung von Hardwarearchitekturen für Netzwerkprozessoren. Allerdings werden standardisierte Protokolle wie das Internet Protokol (IP) benutzt, so dass die Aspekte zur Protokollentwicklung nicht betrachtet werden. Zusätzlich sind die Netzwerkprozessoren für den Einsatz in stationären Geräten vorgesehen, so dass der Energieverbrauch in den Arbeiten nicht modelliert wird. Ein weiterer Zusammenhang ergibt sich zu dem Forschungsbereich über Verbindungsnetzwerken auf dem Chip (engl.: Networks On Chip, NoC). Hier wird die Übertragbarkeit von Konzepten aus den Bereichen Computernetzwerke und parallele Rechnerarchitekturen untersucht, um Entwurfsprobleme z.B. bezüglich Skalierbarkeit der Verbindungsstruktur und Taktverteilung in Entwürfen mit mehreren Millionen Transistoren zu lösen. In [KJS+02,GG00,RGW01,DT01,RGR+03] werden Systemkonzepte vorgestellt, um ein solches NoC als universellen Kommunikadtionsdienst zwischen den Funktionsmodulen zu realisieren. Im Unterschied zu diesen Arbeiten betrachten wir hier nicht die Anwendung und das Verbindungsnetzwerk getrennt voneinander. Wir beziehen die Anwendung in Form des charakterisierten Paketflussgraphens explizit mit in den Entwurfsablauf ein. Eine Übersicht zum Stand der Technik zu NoCs und zur unserer Positionierung innerhalb dieses Bereiches ist im Antrag für die nächste Förderphase beschrieben.